BW:東芝具有變異意識的設計佈局建模新技術將提升門密度

中央社訊息服務2008062010:04:50)美國商業資訊2008年6月19日東京報導——東芝公司（東京證券交易所：6502）今天宣設計佈，它已經開發出了一種新的緊湊型電路設計模型，這種模型在設計公司下一代45奈米CMOS技術中能實現更高的門CIS設計密度和性價比。運用這種技術，45奈米CMOS技術的門密度將提高到平面設計65奈米CMOS技術門密度的2.6倍以上，超包裝設計出了2.0倍的增益值，該值是世代型遷移通常期望的技術指標。 電路設計佈局，尤其是鄰近效應設計，是電晶體性能變異的主導因素，而門密度對於晶片成本也有著重要的作用。透過將這種技術運用到45奈米CMOS技術設設計計，東芝品牌設計在系統大網頁設計規模整合時同時獲得了高效能和成本競爭力。 新設計開發的設計公司技術於6月18日搬家在美國夏威夷州火奴魯魯舉行的SymposiaonVLSITechnology20搬家公司08第9.3議程上進行了報告。 東芝公司已經開發出新的技術，該技術通過著重白蟻考慮依賴電路佈局的因素，能預測每個單獨電晶體的性能。在65奈米CM交友OS技術中，門的長度、門的寬度和門與間隔區（見圖1）的距離大陸新娘被認為是設計中影響關鍵字因素電晶體性能的主要因素。在先進的45奈米CMOS技術及更高技術中，諸如門間隔、觸點位置（見圖2）等其他因素都被模擬並考慮到設計之中。東芝的新技術估計每個電晶體的特性，並將它們考慮進電路設計中。因此，東芝公司取得了更高的門密度，而不增加設計變異性的幅度。 工藝技術的進步要求CMOS工藝技術具有更短的門長度，而應力增強技術（1）的應用已證明是提高電晶體性能的有效手段。然而，從45奈米CMOS這代起，門長度縮小將獲得極大的進展，而且由於依賴於設計佈局，應用應力增強技術將產生複雜的變異性。透過設置額外的安全設計餘量或限制圖案和設計，這個問題在前幾代是可以避免的。不過，這種方法犧牲了門密度的提高，不足以用於45奈米CMOS這一代及更高層次的世代。 1）應力增強技術： 增加CMOS電晶體中的載流子遷移率是獲得更佳電晶體性能的一種有效手段。載流子遷移率可以透過對電晶體應用應變來調節。東芝的新技術利用了這一現象。目前已經提出了多種在電晶體溝道區有效施加應力的方法，例如，在電晶體上形成應力膜，或在電晶體門兩側嵌入應力膜。然而，這些應力增強技術會造成複雜的鄰近效應（取決於實際電晶體的佈局），並造成電晶體性能的變異性增加。